تصميم وتنفيذ مرشح القاتل للمحول التناظري الى رقمي نوع سيكما دلتا بدقة bit 31 باستخدام البوابات القابلة للبرمجة حقلي ا
الشريط الجانبي للمقالة
محتوى المقالة الرئيسي
الملخص
تم تصميم وتنفيذ المحول التناظري الى الرقمي نوع سيكما دلتا بدقة 13 bits وبحزمة ترددية مقدارها 40 KHz باستخدام
برنامج الماتلاب ومولد النظام تم تصميم الممم سيكما دلتا ذو الرتبة ااوولى نند حزمة ترددية مقدارها 40 KHz , و
( Oversampling ratio ( مقدارها 652 ,وتردد نمذجة مقداره 20.48 MHz يتكو مرشح ) Decimation ( المقترح م
المرشح ) CIC ( ذو الرتبة الثانية ومرشحي ااوستجابة محدد النبمة المعمارية المقترحة لتنفيذ مرشح ال) Decimation ( تقلل م
الحاجة إلى دائرة المرب التي تحتاج مساحة كبيرة جداً نند التنفيذ تعمل المعمارية المقترحة للمرشح ال) Decimation ( نلى
تقليل تردد النمذجة بمقدار (512) وجعل الدقة في اخراج المرشح تساوي 13 bits المعمارية المقترحة لتنفيذ مرشح
ال) Decimation ( تقلل م الحاجة إلى دائرة المرب التي تحتاج مساحة كبيرة جدا نند التنفيذ تم تصميم وفحص المرشح
( Decimation ( باستخدام مولد النظام مما ساند نلى تقليل دورة التصميم ن طريق توليد مباشر للكيا المادي الخاص بتنفيذ
المرشح ) Decimation ( أظهرت النتائج النهائية ا مقدار نسبة إشارة المعلومات إلى الإشارة المومائية للمحول المقترح كانت
تساوي 84.3 dB ,وأ مقدار ال) ENOB ( كا يساوي 13.71 bits
المقاييس
تفاصيل المقالة
هذا العمل مرخص بموجب Creative Commons Attribution 4.0 International License.
THIS IS AN OPEN ACCESS ARTICLE UNDER THE CC BY LICENSE http://creativecommons.org/licenses/by/4.0/
##plugins.generic.plaudit.displayName##
المراجع
- Hsu Kuan Chun Issac, " A 70 MHz CMOS Band-pass Sigma-Delta Analog-to-Digital Converter for Wireless Receivers", MSc Thesis, Dept. Electrical. Electronic Eng., Hong Kong Univ., China, pp.100, 1999.
- Eric T. King, Aria Eshraghi, Ian Galton, and Terri S. Fiez, "A Nyquist-Rate Delta–Sigma A/D Converter", IEEE Journal of Solid-State
Circuits, Vol. 33, No. 1, January, pp.45-52. 1998. DOI: https://doi.org/10.1109/4.654936
- Zheng Chen, "VLSI Implementation of a High-Speed Delta-Sigma Analog to Digital Converter", MSc Thesis, Russ College of Engineering and Technology, Ohio University, USA, pp.127, 1997.
- Rajaram Mohan Roy Koppula, Sakkarapani Balagopal, Student Members, IEEE and Vishal Saxena "Efficient Design and Synthesis of Decimation Filters for Wideband Delta-Sigma ADCs", IEEE, 26-28, pp. 380-385, Sept 2011.
- Cai Jun, Zheng Changlu and Xu Guanhuai, "A Fourth-Order 18-b Delta–Sigma A/D Converter", High Density Microsystem Design and Packaging and Component Failure Analysis Conference, IEEE, 27-29, pp.1-4, June 2005. DOI: https://doi.org/10.1109/HDP.2005.251458
- Mohammed Arifuddin Sohe, K. Chenna Kesava Reddy, Syed Abdul Sattar, " Design of Low Power Sigma Delta ADC", International Journal of VLSI design & Communication Systems (VLSICS), Vol.3, No.4, pp. 67-80, August 2012. DOI: https://doi.org/10.5121/vlsic.2012.3407
- Sukhmeet Kaur, Parminder Singh Jassal, "Field Programmable Gate Array Implementation of 14 bit Sigma-Delta Analog to Digital Converter", International Journal of Emerging Trends & Technology in Computer Science (IJETTCS), Vol.1, No. 2, pp. 229-232, July – August 2012.
- Sangil Park, “Principles of Sigma-Delta Modulation for analog-to-digital converters, MOTOROLA, Chapter 6, pp.8.
- Behzad Razavi, “Rf Microelectronics”, University of California, Los Angeles, Second Edition. pp. 742-746.
- Subir Kr. Maity, Himadri Sekhar Das, "FPGA Based Hardware Efficient Digital Decimation Filter for Σ-Δ ADC", International Journal of Soft Computing and Engineering (IJSCE), Vol.1, No.6, pp. 129-133, January 2012.
- Addanki Purna Ramesh, G.Nagarjuna, and G.Siva Raam, "FPGA based Design and Implementation of Higher Order FIR Filter using Improved DA Algorithm", International Journal of Computer Applications, Vol. 35, No.9, pp.45-54, December 2011.
- Raghavendra Reddy Anantha, "A Programmable CMOS Decimator for Sigma-DeltaI Analog-to-Digital Converter and Charge Pump Circuits", MSc Thesis, Depart. Electrical and Computer Eng., Jawaharlal Nehru Technological University, India, 2002.
- Hemalatha Mekala, "Third Order CMOS Decimator Design for Sigma Delta Modulators", MSc Thesis, Depart. Electrical and Computer Eng., Jawaharlal Nehru Technological University, India, 2006.