تصميم مكبر متحسس للتيار متعدد فولتيات العتبة ) MTCMOS ( ذات قدرة قليلة وسرعة عالية
الشريط الجانبي للمقالة
محتوى المقالة الرئيسي
الملخص
تناول هذا البحث تصميم وتحليل مكبر متحسس للتيار متعدد فولتيات العتبة ) MTCMOS sense amplifier ( والعمل على
تقليل القدرة وزيادة سرعة التحسس.في هذا البحث تم اختيار 6T SRAM cell وتنفيذ المحاكاة باستخدام برنامج ADS . إن المفتاح
الى قدرة عمل قليلة في مسار بيانات SRAM هي بتقليل مقدار تأرجح الإشارة على خطوط البت وخطوط البيانات.حيث إن استهلاك
القدرة وزمن التأخير في دائرة المكبر المتحسس يمكن تقليلها الى ابعد حد باستخدام عدة تقنيات للقدرة القليلة والسرعة العالية مثل
MTCMOS .هذه التقنية يمكن ان تستعمل لحل مشكلة القدرة المستهلكة في تصميم التقنيات المتقدمة.إن نتائج المحاكاة بينت بان المكبر
المتحسس للتيار ذو فولتيات العتبة المتعدد يملك تأخيراً في الزمن قدرهُ 0.82ns وقدرة مستهلكة قدرها 0.395μW . هذا التصميم
والمحاكاة نفذ في تقنية ) CMOS-0.25μm ( ومصدر مجهز قدره 1.8V للمكبر المتحسس للتيار متعدد فولتيات العتبة المقترح.
المقاييس
تفاصيل المقالة
هذا العمل مرخص بموجب Creative Commons Attribution 4.0 International License.
THIS IS AN OPEN ACCESS ARTICLE UNDER THE CC BY LICENSE http://creativecommons.org/licenses/by/4.0/
##plugins.generic.plaudit.displayName##
المراجع
- Tsuguo, K., Kazutaka, N., Tsukasa, S. and Yukihiro, F., "A Current-controlled Latch Sense Amplifier and a Static Power-saving Input Buffer for Low-power Architecture", IEEE Journal of Solid-state Circuits, Vol. 28, No. 4, Apr. 1993. DOI: https://doi.org/10.1109/4.210039
- Nakagome, Y., "Design of Low Power 6T SRAM with Reduced Leakage Currents", IBM J. RES. & DEV. Vol.47, No. 5/6 pp. 82, 2003. DOI: https://doi.org/10.1147/rd.475.0525
- Toumazou, C., Lidgey, Fj. J., Haigh, D.G., Analoqzie IC Design: "The Current-Mode Approach", Peter Peregrinus Ltd, London U.K, April 1990.
- Shimohigashi K. et al., "An n-well CMOS Dynamic RAM", IEEE Trans. Electron Lkvices, Vol. ED-29, No. 4, pp.7 14-7 1 8, April 1982. DOI: https://doi.org/10.1109/T-ED.1982.20767
- Borivoje Nicolic et al. "Improved Sense-Amplifier- Based Flip-F1op: Design and Measurements", IEEE Journal of Solid-State Circuits, ~01.35: No.6, pp .876-8 84, June 2000. DOI: https://doi.org/10.1109/4.845191
- Huang, H. Y. and Chen, S. L., "Self-Isolated Gain-Enhanced Sense Amplifier" IEEE Asia-Pacific Conference, pp. 57-60, 2002.
- Benton H. Calhoun and Anantha Chandra-kasan, "Analyzing Static Noise Margin for Sub- threshold SRAM in 90nm CMOS", IEEE International Solid-State Circuits Conference, No.7,pp. 234-255, 2006. DOI: https://doi.org/10.1109/JSSC.2006.873215
- T. Akakoni Douseki, Yasuyuki Matsuya, Takaniro Aoki, Junzo Yamada, "1-V Power Supply High-Speed Digital Circuit Technology with Multithreshold-Voltage CMOS", IEEE Journal of Solid-State Circuits, pp. 847-854, 1995. DOI: https://doi.org/10.1109/4.400426
- Kiat-Seng Yeo, Kaushik Roy, " Low-Power VLSI Subsystem", McGraw-Hill, pp. 48-51, 201-203, 2005.
- Hwang-Cherny Chow and Shu-Hsien Chang, "High Performance Sense Amplifier Circuit For Low Power SRAM Applications" Proceedings of the 13th Asian test symposium 0-7803-8251-X-2004 IEEE, 2004.
- Ravi Dutt and Mr. Abhijeet, "High Speed Current Mode Sense Amplifier for SRAM Applications", IOSR Journal of Engineering, ISSN: 2250-3021, Vol.2 (5), pp.1124-1127, Apr.2012. DOI: https://doi.org/10.9790/3021-020511241127
- Swati Anand Dwivedi, "Low Power CMOS Design of an SRAM Cell with Sense Amplifier" International Journal of Engineering and Advanced Technology (IJEAT) ISSN: 2249-8958, Vol.1, Issue-6, February 2012.